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隨著集成電路輸出開關(guān)速度提高以及PCB板密度增加，信號完整性（英語：Signal integrity，SI）已經(jīng)成為高速數(shù)字PCB設(shè)計(jì)必須關(guān)心的問題之一。元器件和PCB板的參數(shù)、元器件在PCB板上的布局、高速信號的布線等因素，都會引起信號完整性問題，導(dǎo)致系統(tǒng)工作不穩(wěn)定，甚至完全不工作。

PCB信號完整性問題

良好的信號完整性，是指信號在需要的時(shí)候能以正確的時(shí)序和電壓電平數(shù)值做出響應(yīng)。反之，當(dāng)信號不能正常響應(yīng)時(shí)，就出現(xiàn)了信號完整性問題。

信號完整性問題會導(dǎo)致或直接帶來信號失真、定時(shí)錯(cuò)誤、不正確數(shù)據(jù)、地址和控制線以及系統(tǒng)誤工作，甚至系統(tǒng)崩潰。

PCB的信號完整性問題主要包括信號反射、串?dāng)_、信號延遲和時(shí)序錯(cuò)誤。

1、反射

信號在傳輸線上傳輸時(shí)，當(dāng)高速PCB上傳輸線的特征阻抗與信號的源端阻抗或負(fù)載阻抗不匹配時(shí)，信號會發(fā)生反射，使信號波形出現(xiàn)過沖、下沖和由此導(dǎo)致的振鈴現(xiàn)象。

過沖（Overs hoot）是指信號跳變的第一個(gè)峰值（或谷值），它是在電源電平之上或參考地電平之下的額外電壓效應(yīng)；

下沖（Unders hoot）是指信號跳變的下一個(gè)谷值（或峰值）。過大的過沖電壓經(jīng)常長期性地沖擊會造成器件的損壞，下沖會降低噪聲容限，振鈴增加了信號穩(wěn)定所需要的時(shí)間，從而影響到系統(tǒng)時(shí)序。

2、串?dāng)_

在PCB中，串?dāng)_是指當(dāng)信號在傳輸線上傳播時(shí)，因電磁能量通過互容和互感耦合對相鄰的傳輸線產(chǎn)生的不期望的噪聲干擾，它是由不同結(jié)構(gòu)引起的電磁場在同一區(qū)域里的相互作用而產(chǎn)生的。互容引發(fā)耦合電流，稱為容性串?dāng)_；而互感引發(fā)耦合電壓，稱為感性串?dāng)_。在PCB上，串?dāng)_與走線長度、信號線間距，以及參考地平面的狀況等有關(guān)。

3、信號延遲和時(shí)序錯(cuò)誤

信號在PCB的導(dǎo)線上以有限的速度傳輸，信號從驅(qū)動端發(fā)出到達(dá)接收端，其間存在一個(gè)傳輸延遲。過多的信號延遲或者信號延遲不匹配可能導(dǎo)致時(shí)序錯(cuò)誤和邏輯器件功能混亂。

確保信號完整性的PCB設(shè)計(jì)方法

在PCB設(shè)計(jì)過程中想要較好地確保信號完整性，可以從以下幾個(gè)方面來考慮。

（1）電路設(shè)計(jì)上的考慮。包括控制同步切換輸出數(shù)量，控制各單元的最大邊沿速率（dI/dt和dV/dt），從而得到最低且可接受的邊沿速率；為高輸出功能塊（如時(shí)鐘驅(qū)動器）選擇差分信號；在傳輸線上端接無源元件（如電阻、電容等），以實(shí)現(xiàn)傳輸線與負(fù)載間的阻抗匹配。

（2）最小化平行布線的走線長度。

（3）元件擺放要遠(yuǎn)離I/O互連接口和其他易受干擾及耦合影響的區(qū)域，盡量減小元件間的擺放間隔。

（4）縮短信號走線到參考平面的距離間隔。

（5）降低走線阻抗和信號驅(qū)動電平。

（6）終端匹配。可增加終端匹配電路或者匹配元件。

（7）避免相互平行的走線布線，為走線間提供足夠的走線間隔，減小電感耦合。

信號完整性是PCB設(shè)計(jì)中不可忽視的一個(gè)重要概念，要保證PCB具有良好的信號完整性，工程師需要綜合多種影響因素，合理布局、布線，從而提高產(chǎn)品性能。

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